半導體與電子產業正努力適應工藝節點微縮至28納米以下之后的閘成本(gatecost)上揚；如下圖所示，在工藝微縮同時，每單位面積的邏輯閘或晶體管數量持續增加，其速率高于晶圓片成本增加的速率。在另一方面，當工藝特征尺寸縮減時，芯片系統性與參數性良率會降低，帶來較高的閘成本。

在理想環境下，每單位面積良率(yieldperunitarea)會與特征尺寸的縮減一致，因而帶來閘成本的下降；不過現實情況并非如此，因為越來越多的迭對(overlay)等等因素會影響良率。當工藝特征尺寸縮小，也會帶來性能提升以及整體功耗的降低，但代價是更高的閘成本。

工藝節點轉移至5納米，需要采用深紫外光(EUV)微影技術；EU雖然可以減少多重圖形(multiplepatterning)步驟以及迭對問題導致的良率損失，晶圓處理成本將會提升，因此導致閘成本跟著提高。半導體產業可以采用現有的技術藍圖嘗試提高系統與參數良率，或者是評估其他的技術選項。

180納米(0.18微米)晶圓代工市場的需求量仍然很高，而28納米的12寸晶圓產量在接下來10~15年將超過150KWPM；因此，新一代的工藝技術選項可以擁有約20~30年的生命周期。

除了FinFET之外的技術選項是FD-SOI，對該技術功能的分析顯示，其性能與功耗等同于甚至超越FinFET；雖然FinFET結構能為數字設計提供優勢，但在高頻以及模擬混合信號設計方面，FinFET架構卻有成本與技術上的劣勢。

相較于其他工藝技術選項，物聯網(IoT)與Wi-Fi組合芯片等應用，能以FD-SOI達到最佳實現。下表是以16/14納米FinFET與14納米FD-SOI晶圓制造成本的比較；分析顯示，14納米FD-SOI晶圓成本比16/14納米FinFET低了7.3%，最重要的原因是前者光罩步驟數較少，因此也縮短了晶圓廠生產FD-SOI晶圓的周期。雖然晶圓成本很重要，對使用者來說還有一個更重要的因素是閘成本；這些成本的比較如下表所示。閘成本是基于晶圓成本、芯片尺寸、產品良率的組合，假設FinFET與FD-SOI兩種工藝技術生產的芯片尺寸相當，14納米FD-SOI的閘成本比16/14納米FinFET低了16.6%，而晶圓廠指標(waferfabmetrics)也相當。這顯示了FD-SOI頗具競爭力的優勢。此外FinFET工藝與FD-SOI工藝產品的性能也差不多，FD-SOI的功耗則因為使用反偏壓(backbiasing)與閾值電壓(thresholdvoltage)而低于FinFET；反偏壓是在FD-SOI環境中達成性能與功耗權衡的關鍵因素。

FD-SOI可望微縮至7納米節點

ARM發表過一篇分析報告，指出Globalfoundries的22納米FD-SOI技術，能讓很多設計在性能與功耗方面與14LPP工藝媲美；而期望14納米FD-SOI能擁有更低的成本，并有效因應許多正嘗試以10納米或7納米FinFET工藝實現之設計的性能與功耗問題。

此外，法國研究機構CEA-Leti已經分析過了將FD-SOI工藝微縮至7納米的潛力，其結果如下圖所示；能微縮至7納米，意味著FD-SOI可以擁有超過30年的生命周期，特別是針對物聯網以及其他低功耗混合信號設計。Globalfoundries已經建立了22納米FD-SOI晶圓產能，并證實在數字、混合信號與RF功能性方面表現優異；三星電子(SamsungElectronics)建立了28納米FD-SOI產能，采用該工藝實作的設計數量正快速增加；意法半導體(STMicroelectronics)也有28納米FD-SOI產能，而且是第一家能顯示該工藝超越28納米高介電金屬閘極(HKMG)塊狀CMOS工藝的競爭力。

對于14納米FinFET技術的采用者來說，轉移至14納米FD-SOI工藝可取得明顯的好處；工藝轉移成本應該不高，因為后段工藝(BEOL)可以是相同的。雖然新的鏈接庫與IP還需要開發以及認證，14納米FD-SOI工藝的生命周期應該有20~30年。

FD-SOI是FinFET與三閘極晶體管架構(Tri-Gate)的互補技術；對半導體產業來說很重要的是，最佳技術應該是針對關鍵應用，而非讓晶圓供貨商聚焦于最大化FinFET結構的財務優勢。在法國南部以非常少量專業技術崛起的FD-SOI，現在已是具備全球市場能見度的高利潤技術，半導體廠商應該考慮快速轉移至該工藝以體驗其優勢。