All Programmable FPGA、SoC和3D IC的全球領先供應商賽靈思公司（Xilinx, Inc.）近日宣布首次面向所有用戶全面開放其新一代設計環境Vivado設計套件2012.2，該版本現已向目前所有質保期內的ISE設計套件用戶免費提供。

Vivado設計套件2012.2的發布分為兩個階段，首輪發布致力于加快C語言和RTL的實現速度；第二輪發布則著重加快系統級功能的集成速度。該版本提供了高度集成的設計環境（IDE）和全新一代系統到IC工具， 其中包括高層次綜合、具有業界最佳System Verilog支持的RTL綜合、革命性創新的分析型布局布線，以及高級SDC時序引擎，使開發人員能夠將設計實現速度提高達四倍，大大提升了他們的設計生產力。

 

配合此次重要發布，賽靈思還提供了大量詳細的Vivado應用視頻培訓，請參見賽靈思網上培訓主頁。

 

 

 

 

Vivado設計套件加速RTL實現

 

考慮到當今的設計規模大、復雜性高的特點，開發人員面臨著多重設計挑戰，難以實現自動化設計收斂。Vivado設計套件2012.2的布局布線技術采用各種分析技巧加速實現周期，為多種同步的設計參數（包括擁塞、總線長和時序等）進行最佳優化。針對復雜設計，和ISE設計套件相比，Vivado設計套件2012.2將性能提升了15%（相當于提升了一個速度等級）。性能的提升不僅擴大了賽靈思在中端產品系列的領先優勢，使其性能領先競爭器件3個速度等級，同時在高端產品系列提供了更好的性能功耗比， 在低端各個產品系列提供了更佳的性能。

 

EVE公司CEO、總裁兼創始人Luc Burgun指出：“作為Vivado設計套件早期試用計劃的一員，我們非常高興看到賽靈思把ASIC級的工具帶到FPGA產業。憑借其先進的布局布線算法和精密的設計分析環境，Vivado設計套件能大幅提升我們的設計生產力，并為我們的產品快速上市帶來莫大的優勢。”

 

Vivado設計套件加速C語言實現

 

隨著Vivado設計套件通用版本的發布，賽靈思還針對All Programmable 7系列 FPGA和Zynq-7000 EPP SoC器件推出Vivado高層次綜合（HLS）工具，繼續延續其在電子系統級（ESL）設計領域的領先地位。Vivado HLS 將免費提供給目前保質期內的 ISE 設計套件DSP版本和系統版本的用戶。設計人員通過將C、C++或System C代碼綜合到RTL中，能夠快速探索出復雜算法的實現架構。Vivado HLS與系統生成器（System Generator）完美集成在一起，能夠創建出快速仿真模型，支持視頻、圖像、雷達和基帶無線電等應用的快速開發。Vivado HLS不僅能加速算法實現，還能將驗證時間縮短多達1萬倍，并通過支持RTL微架構探索改進系統性能。

 

中興（中國）通訊公司中心研究院數據中心總工程師劉衡祁表示：“在FPGA設計中，我們經常用C語言快速搭建系統級模型，完成關鍵算法和架構上的驗證。但如何將C語言快速高效地轉化為硬件描述語言，一直是我們面臨的一道難題。現在有了賽靈思 Vivado高層次綜合工具，此問題得到了有效的解決。我們近期在一個產品項目中用C語言實現了關鍵算法，隨后用賽靈思的Vivado HLS工具成功將C代碼直接轉換成了Verilog。我們在賽靈思器件中對功能和性能進行了驗證，結果表明Vivado HLS高層次綜合工具在FPGA設計流程中非常實用。”

 

整合賽靈思聯盟計劃（Xilinx Alliance Program）

 

為進一步提高設計生產力，賽靈思持續與不斷增加的主要賽靈思聯盟計劃成員開展協作，共同確保IP核均得到驗證， 設計工具及時推出以不斷豐富ISE 設計套件和Vivado設計套件工具。這種合作對Vivado設計套件第二階段的推出也很關鍵。Vivado設計套件第二階段將推出一種互動設計與驗證環境Vivado IP集成器（Vivado IP Integrator），和Vivado IP 封裝器（Vivado IP Packager）。該器件使賽靈思、第三方IP提供商以及最終客戶能夠將IP核、模塊或完整設計封裝在一起，并配套提供各種約束、測試平臺和技術文檔。

 

供貨情況

 

保質期內的ISE設計套件邏輯版本和嵌入式版本的用戶將免費獲得全新的Vivado設計套件版本，ISE設計套件DSP版本和系統版本的用戶也將免費獲得全新的Vivado設計套件系統版本。

 

賽靈思將于明年初Vivado設計套件第二階段發布的時候， 推出加速集成的新功能和方法。客戶也可報名參加Vivado設計套件培訓課程。